Arquitetura De Hardware Paralelo
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1. Mecanismo para execução especulativa de aplicações paralelizadas por técnicas DOPIPE usando replicação de estágios / Mechanism for speculative execution of applications parallelized by DOPIPE techniques using stage replication
A utilização máxima dos núcleos de arquiteturas multi-processadas é fundamental para permitir uma utilização completa do paralelismo disponível em processadores modernos. A fim de obter desempenho escalável, técnicas de paralelização requerem um ajuste cuidadoso de: (a) mecanismo arquitetural para especulação; (b) ambiente de execução; e (c)
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 24/07/2012
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2. Abordagens baseadas em autômatos celulares síncronos para o escalonamento estático de tarefas em multiprocessadores
O problema de escalonamento estático de tarefas computacionais (PEET) em uma arquitetura multiprocessada consiste em alocar tarefas que compõem um programa paralelo entre os nós de uma arquitetura com múltiplos processadores. Uma solução ótima de uma instância do PEET é tal que as restrições de precedência entre as tarefas sejam atendidas e o tem
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 28/02/2012
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3. Um estudo do uso eficiente de programas em placas gráficas / A case study on the efficient use of programs on GPUs
Inicialmente projetadas para processamento de gráficos, as placas gráficas (GPUs) evoluíram para um coprocessador paralelo de propósito geral de alto desempenho. Devido ao enorme potencial que oferecem para as diversas áreas de pesquisa e comerciais, a fabricante NVIDIA destaca-se pelo pioneirismo ao lançar a arquitetura CUDA (compatível com várias d
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 20/09/2011
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4. Técnicas e arquitetura para captura de traços e execução especulativa / Tecnhiques and architecture for trace detection and speculative execution
É sabido que o modelo de desenvolvimento de micro-processadores baseado na extração de Instruction-Level Parallelism (ILP) de código sequencial atingiu seu limite. Encontrar soluções escaláveis e eficientes que permitam a manutenção de inúmeras instruções em execução simultaneamente tem se mostrado um desafio maior que o imaginado. Neste sentid
Publicado em: 2011
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5. Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA)
Este estudo consiste na implementação e no embarque de uma Rede Neural Artificial (RNA) em hardware, ou seja, em um dispositivo programável do tipo field programmable gate array (FPGA). O presente trabalho permitiu a exploração de diferentes implementações, descritas em VHDL, de RNA do tipo perceptrons de múltiplas camadas. Por causa do paralelismo i
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 30/06/2010
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6. Análise de desempenho da arquitetura CUDA utilizando os NAS parallel benchmarks
Processadores gráficos vêm sendo utilizados como aceleradores paralelos para computações de propósito geral (GPGPU), não detidos mais apenas em aplicações gráficas. Isto acontece devido ao custo reduzido e grande potencial de desempenho paralelo dos processadores gráficos, alcançando Teraflops. CUDA (Compute Unified Device Architecture) é um exem
Publicado em: 2010
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7. Trix : um sistema operacional multiprocessado para transputers, com gerencia distribuida de processos / Trix, a transputer based multiprocessor operating system, with distributed process management
O trabalho em torno do sistema TRIX visa desenvolver um sistema operacional multiprocessado experimental, para servir de base a futuros trabalhos de pesquisa em sistemas operacionais e processamento paralelo. Como características essenciais do sistema tem-se simplicidade, desempenho e compatibilidade com UNIX. Com o sistema operando em vários processadores
Publicado em: 2010
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8. Proposta de uma arquitetura de hardware em FPGA implementada para SLAM com multi-câmeras aplicada à robótica móvel / Proposal of an FPGA hardware architecture for SLAM using multi-cameras and applied to mobile robotics
Este trabalho apresenta uma arquitetura de hardware, baseada em FPGA (Field-Programmable Gate Array) e com multi-câmeras, para o problema de localização e mapeamento simultâneos - SLAM (Simultaneous Localization And Mapping) aplicada a sistemas robóticos embarcados. A arquitetura é composta por módulos de hardware altamente especializados para a local
Publicado em: 2008
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9. Projeto de uma Nova Arquitetura de FPGA para aplicações BIST e DSP / A new FPGA architecture for dsp and bsit applications
Os sistemas eletrônicos digitais estão sendo cada vez mais utilizados em aplicações de telecomunicações, processamento de voz, instrumentação, biomedicina e multimídia. A maioria dessas aplicações requer algum tipo de processamento de sinal, sendo que essa função normalmente é executada em grande parte por um bloco digital. Além disso, conside
Publicado em: 2008
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10. Modelo de performance para código com desvios de execução em hardware gráfico / Performance model for code with execution branches in graphics hardware
O advento das unidades de processamento gráfico (GPUs) programáveis forneceram um novo modelo computacional que pode ser utilizado em diversas aplicações. Baseadas em arquitetura de fluxo paralelo, a atual geração de GPUs oferece processadores de vértices e de fragmentos programáveis que podem aumentar drasticamente a performance comparada com soluç
Publicado em: 2007
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11. Exploração do paralelismo em arquiteturas para processamento de imagens e vídeo / Parallelism exploration in architectures for video and image processing
O processamento de vídeo e imagens é uma área de pesquisa de grande importância atualmente devido ao incremento de utilização de imagens nas mais variadas áreas de atividades: entretenimento, vigilância, supervisão e controle, medicina, e outras. Os algoritmos utilizados para reconhecimento, compressão, descompressão, filtragem, restauração e me
Publicado em: 2007
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12. ONNIS-GI: uma rede neural oscilatória para segmentação de imagens implementada em arquitetura maciçamente paralela
A presente tese apresenta a concepção de uma rede neural oscilatória e sua realização em arquitetura maciçamente paralela, a qual é adequada à implementação de chips de visão digitais para segmentação de imagens. A rede proposta, em sua versão final, foi denominada ONNIS-GI (Oscillatory Neural Network for Image Segmentation with Global Inhibiti
Publicado em: 2007